常见错误

PROTEL技术大全 1.原理图常见错误：（1）ERC报告管脚没有接入信号：a. 创建封装时给管脚定义了I/O属性；b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；c. 创建元件时pin方向反向，必须非pin name端连线。（2）元件跑到图纸界外：没有在元件库图表纸中心创建元件。（3）创建的工程文件网络表只能部分调入pcb：生成netlist时没有选择为global。（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.2.PCB中常见错误：（1）网络载入时报告NODE没有找到：a. 原理图中的元件使用了pcb库中没有的封装；b. 原理图中的元件使用了pcb库中名称不一致的封装；c. 原理图中的元件使用了pcb库中pin number不一致的封装。如三极管：sch中pin number 为e,b,c, 而pcb中为1，2，3。（2）打印时总是不能打印到一页纸上：a. 创建pcb库时没有在原点；b. 多次移动和旋转了元件，pcb板界外有隐藏的字符。选择显示所有隐藏的字符， 缩小pcb, 然后移动字符到边界内。（3）DRC报告网络被分成几个部分：表示这个网络没有连通，看报告文件，使用选择CONNECTED COPPER查找。另外提醒朋友尽量使用WIN2000, 减少蓝屏的机会；多几次导出文件，做成新的DDB文件，减少文件尺寸和PROTEL僵死的机会。如果作较复杂得设计，尽量不要使用自动布线。在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、 双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前， 可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行， 以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。自动布线的布通率，依赖于良好的布局，布线规则可以预先设定， 包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通， 然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。 并试着重新再布线，以改进总体效果。对目前高密度的PCB设计已感觉到贯通孔不太适应了， 它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用， 还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会， 才能得到其中的真谛。1 电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、 地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、 地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因， 现只对降低式抑制噪音作以表述：众所周知的是在电源、地线之间加上去耦电容。尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。2 数字电路与模拟电路的共地处理现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。3 信号线布在电（地）层上在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。4 大面积导体中连接腿的处理在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heat shield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。5 布线中网络系统的作用在许多CAD系统中，布线是依据网络系统决定的。网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。6 设计规则检查（DRC）布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。模拟电路和数字电路部分，是否有各自独立的地线。后加在PCB中的图形（如图标、注标）是否会造成信号短路。对一些不理想的线形进行修改。在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。概述本文档的目的在于说明使用PADS的印制板设计软件PowerPCB进行印制板设计的流程和一些注意事项，为一个工作组的设计人员提供设计规范，方便设计人员之间进行交流和相互检查。一 板的布局1、印制线路板上的元器件放置的通常顺序 放置与结构有紧密配合的固定位置的元器件，如电源插座、指示灯、开关、连接件之类，这些器件放置好后用软件的LOCK功能将其锁定，使之以后不会被误移动； 放置线路上的特殊元件和大的元器件，如发热元件、变压器、IC等。2、放置小器件 元器件离板边缘的距离：可能的话所有的元器件均放置在离板的边缘3mm以内或至少大于板厚，这是由于在大批量生产的流水线插件和进行波峰焊时，要提供给导轨槽使用，同时也为了防止由于外形加工引起边缘部分的缺损，如果印制线路板上元器件过多，不得已要超出3mm范围时，可以在板的边缘加上3mm的辅边，辅边开V形槽，在生产时用手掰断即可。高低压之间的隔离：在许多印制线路板上同时有高压电路和低压电路，高压电路部分的元器件与低压部分要分隔开放置，隔离距离与要承受的耐压有关，通常情况下在2000kV时板上要距离2mm，在此之上以比例算还要加大，例如若要承受3000V的耐压测试，则高低压线路之间的距离应在3.5mm以上，许多情况下为避免爬电，还在印制线路板上的高低压之间开槽。二、印制线路板的走线： 印制导线的布设应尽可能的短，在高频回路中更应如此；印制导线的拐弯应成圆角，而直角或尖角在高频电路和布线密度高的情况下会影响电气性能；当两面板布线时，两面的导线宜相互垂直、斜交、或弯曲走线，避免相互平行，以减小寄生耦合 作为电路的输入及输出用的印制导线应尽量避免相邻平行，以免发生回授，在这些导线之间最好加接地线。印制导线的宽度：导线宽度应以能满足电气性能要求而又便于生产为宜，它的最小值以承受的电流大小而定，但最小不宜小于0.2mm，在高密度、高精度的印制线路中，导线宽度和间距一般可取0.3mm；导线宽度在大电流情况下还要考虑其温升，单面板实验表明，当铜箔厚度为50μm、导线宽度1～1.5mm、通过电流2A时，温升很小，因此，一般选用1～1.5mm宽度导线就可能满足设计要求而不致引起温升；印制导线的公共地线应尽可能地粗，可能的话，使用大于2～3mm的线条，这点在带有微处理器的电路中尤为重要，因为当地线过细时，由于流过的电流的变化，地电位变动，微处理器定时信号的电平不稳，会使噪声容限劣化；在DIP封装的IC脚间走线，可应用10－10与12－12原则，即当两脚间通过2根线时，焊盘直径可设为50mil、线宽与线距都为10mil，当两脚间只通过1根线时，焊盘直径可设为64mil、线宽与线距都为12mil。三、印制导线的间距 相邻导线间距必须能满足电气安全要求，而且为了便于操作和生产，间距也应尽量宽些。最小间距至少要能适合承受的电压。这个电压一般包括工作电压、附加波动电压以及其它原因引起的峰值电压。如果有关技术条件允许导线之间存在某种程度的金属残粒，则其间距就会减小。因此设计者在考虑电压时应把这种因素考虑进去。在布线密度较低时，信号线的间距可适当地加大，对高、低电平悬殊的信号线应尽可能地短且加大间距。四、印制导线的屏蔽与接地 印制导线的公共地线，应尽量布置在印制线路板的边缘部分。在印制线路板上应尽可能多地保留铜箔做地线，这样得到的屏蔽效果，比一长条地线要好，传输线特性和屏蔽作用将得到改善，另外起到了减小分布电容的作用。印制导线的公共地线最好形成环路或网状，这是因为当在同一块板上有许多集成电路，特别是有耗电多的元件时，由于图形上的限制产生了接地电位差，从而引起噪声容限的降低，当做成回路时，接地电位差减小。另外，接地和电源的图形尽可能要与数据的流动方向平行，这是抑制噪声能力增强的秘诀；多层印制线路板可采取其中若干层作屏蔽层，电源层、地线层均可视为屏蔽层，一般地线层和电源层设计在多层印制线路板的内层，信号线设计在内层和外层。 五、焊盘 焊盘的直径和内孔尺寸：焊盘的内孔尺寸必须从元件引线直径和公差尺寸以及搪锡层厚度、孔径公差、孔金属化电镀层厚度等方面考虑，焊盘的内孔一般不小于0.6mm，因为小于0.6mm的孔开模冲孔时不易加工，通常情况下以金属引脚直径值加上0.2mm作为焊盘内孔直径，如电阻的金属引脚直径为0.5mm时，其焊盘内孔直径对应为0.7mm，焊盘直径取决于内孔直径，如下表：孔直径0.40.50.60.81.01.21.62.0焊盘直径1.51.522.53.03.54 1．当焊盘直径为1.5mm时，为了增加焊盘抗剥强度，可采用长不小于1.5mm，宽为1.5mm和长圆形焊盘，此种焊盘在集成电路引脚焊盘中最常见。 2．对于超出上表范围的焊盘直径可用下列公式选取：直径小于0.4mm的孔：D／d＝0.5～3直径大于2mm的孔：D／d＝1.5～2式中：（D－焊盘直径，d－内孔直径）六、有关焊盘的其它注意点 焊盘内孔边缘到印制板边的距离要大于1mm，这样可以避免加工时导致焊盘缺损。焊盘的开口：有些器件是在经过波峰焊后补焊的，但由于经过波峰焊后焊盘内孔被锡封住，使器件无法插下去，解决办法是在印制板加工时对该焊盘开一小口，这样波峰焊时内孔就不会被封住，而且也不会影响正常的焊接。焊盘补泪滴：当与焊盘连接的走线较细时，要将焊盘与走线之间的连接设计成水滴状，这样的好处是焊盘不容易起皮，而是走线与焊盘不易断开。 相邻的焊盘要避免成锐角或大面积的铜箔，成锐角会造成波峰焊困难，而且有桥接的危险，大面积铜箔因散热过快会导致不易焊接。七、大面积敷铜 印制线路板上的大面积敷铜常用于两种作用，一种是散热，一种用于屏蔽来减小干扰，初学者设计印制线路板时常犯的一个错误是大面积敷铜上没有开窗口，而由于印制线路板板材的基板与铜箔间的粘合剂在浸焊或长时间受热时，会产生挥发性气体无法排除，热量不易散发，以致产生铜箔膨胀，脱落现象。因此在使用大面积敷铜时，应将其开窗口设计成网状。跨接线的使用：在单面的印制线路板设计中，有些线路无法连接时，常会用到跨接线，在初学者中，跨接线常是随意的，有长有短，这会给生产上带来不便。放置跨接线时，其种类越少越好，通常情况下只设6mm，8mm，10mm三种，超出此范围的会给生产上带来不便。 八、板材与板厚 印制线路板一般用覆箔层压板制成，常用的是覆铜箔层压板。板材选用时要从电气性能、可靠性、加工工艺要求、经济指标等方面考虑，常用的覆铜箔层压板有覆铜箔酚醛纸质层压板、覆铜箔环氧纸质层压板、覆铜箔环氧玻璃布层压板、覆铜箔环氧酚醛玻璃布层压板、覆铜箔聚四氟乙烯玻璃布层压板和多层印制线路板用环氧玻璃布等。由于环氧树脂与铜箔有极好的粘合力，因此铜箔的附着强度和工作温度较高，可以在260℃的熔锡中浸焊而无起泡。环氧树脂浸渍的玻璃布层压板受潮湿的影响较小。超高频印制线路最优良的材料是覆铜箔聚四氟乙烯玻璃布层压板。在有阻燃要求的电子设备上，还要使用阻燃性覆铜箔层压板，其原理是由绝缘纸或玻璃布浸渍了不燃或难燃性的树脂，使制得的覆铜箔酚醛纸质层压板、覆铜箔环氧纸质层压板、覆铜箔环氧玻璃布层压板、覆铜箔环氧酚醛玻璃布层压板，除了具有同类覆铜箔层压板的相拟性能外，还有阻燃性。印制线路板的厚度应根据印制板的功能及所装元件的重量、印制板插座规格、印制板的外形尺寸和所承受的机械负荷来决定。多层印制板总厚度及各层间厚度的分配应根据电气和结构性能的需要以及覆箔板的标准规格来选取。常见的印制线路板厚度有0.5mm、1mm、1.5mm、2mm等。1、如何选择PCB板材？ 选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。 2、如何避免高频干扰？ 避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。 3、在高速设计中，如何解决信号的完整性问题？ 信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。 4、差分布线方式是如何实现的？ 差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。 5、对于只有一个输出端的时钟信号线，如何实现差分布线？ 要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。 6、接收端差分线对之间可否加一匹配电阻？ 接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。 7、为何差分对的布线要靠近且平行？ 对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。 8、如何处理实际布线中的一些理论冲突的问题 1. 基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。 2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。 3. 确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。 9、如何解决高速信号的手工布线和自动布线之间的矛盾？ 现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。 各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。 10、关于test coupon。 test coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。详情参考如下链接1. http://developer.intel.com/design/chipsets/applnots/pcd_pres399.pdf2. http://www.Polarinstruments.com/index.html (点选Application notes) 11、在高速PCB设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？ 一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在dual stripline的结构时。 12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地平面之间的信号是否可以使用带状线模型计算？ 是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。 13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？ 一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。 14、添加测试点会不会影响高速信号的质量？ 至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。 15、若干PCB组成系统，各板之间的地线应如何连接？ 各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。 16、能介绍一些国外关于高速PCB设计的技术书籍和资料吗？ 现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。计算机相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)，板子上的最高工作频率也已经达到400MHz (如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。 以下提供几本不错的技术书籍： 1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”； 2.Stephen H. Hall，“High-Speed Digital System Design”； 3.Brian Yang，“Digital Signal Integrity”； 4.Dooglas Brook，“Integrity Issues and printed Circuit Board Design”。 17、两个常被参考的特性阻抗公式： a.微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。 b.带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。 18、差分信号线中间可否加地线？ 差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应。 19、刚柔板设计是否需要专用设计软件与规范？国内何处可以承接该类电路板加工？ 可以用一般设计PCB的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。 20、适当选择PCB与外壳接地的点的原则是什么？ 选择PCB与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。 21、电路板DEBUG应从那几个方面着手？ 就数字电路而言，首先先依序确定三件事情： 1. 确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。 2. 确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。3. 确认reset信号是否达到规范要求。 这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。 22、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB设计中的技巧? 在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方： 1.控制走线特性阻抗的连续与匹配。 2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 3.选择适当的端接方式。 4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。 在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。 除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。 23、模拟电源处的滤波经常是用LC电路。但是为什么有时LC比RC滤波效果差？ LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。 24、滤波时选用电感，电容值的方法是什么？ 电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。 电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。 另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。 25、如何尽可能的达到EMC要求，又不致造成太大的成本压力？ PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。 1、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。 2、注意高频器件摆放的位置，不要太靠近对外的连接器。 3、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。 4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。 5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。 6、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。 7、电源层比地层内缩20H，H为电源层与地层之间的距离。 26、当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何在？ 将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉， 模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。 27、另一种作法是在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上。道理何在？ 数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。 28、在高速PCB设计原理图设计时，如何考虑阻抗匹配问题？ 在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些 terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。 29、哪里能提供比较准确的IBIS模型库？ IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。 30、在高速PCB设计时，设计者应该从那些方面去考虑EMC、EMI的规则呢？ 一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分.一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB与外壳的接地点(chassis ground)。 31、如何选择EDA工具？ 目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。 PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。 32、请推荐一种适合于高速信号处理和传输的EDA软件。 常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。（大唐电信技术专家 王升） 33、对PCB板各层含义的解释 Topoverlay ----顶层器件名称， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5, IC10.bottomoverlay----同理multilayer-----如果你设计一个4层板，你放置一个 free pad or via, 定义它作为multilay 那么它的pad就会自动出现在4个层 上，如果你只定义它是top layer, 那么它的pad就会只出现在顶层上。 34、2G以上高频PCB设计，走线,排版,应重点注意哪些方面？ 2G以上高频PCB属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应。而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求EDA工具能够提供参数化器件，能够编辑特殊形状铜箔。Mentor公司的boardstation中有专门的RF设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界最著名的是agilent的eesoft，和Mentor的工具有很好的接口。 35、2G以上高频PCB设计，微带的设计应遵循哪些规则? 射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。 36、对于全数字信号的PCB，板上有一个80MHz的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？ 确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。 37、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小？ 时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。 38、27M,SDRAM时钟线（80M-90M），这些时钟线二三次谐波刚好在VHF波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？ 如果是三次谐波大，二次谐波小，可能因为信号占空比为50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。 39、什么是走线的拓扑架构？ Topology,有的也叫routing order.对于多端口连接的网络的布线次序。 40、怎样调整走线的拓扑架构来提高信号的完整性？ 这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。 41、怎样通过安排迭层来减少EMI问题？ 首先，EMI要从系统考虑，单凭PCB无法解决问题。层叠对EMI来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。 42、为何要铺铜？ 一般铺铜有几个方面原因。１，EMC.对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如PGND起到防护作用。２，PCB工艺要求。一般为了保证电镀效果，或者层压不变形，对于布线较少的PCB板层铺铜。３，信号完整性要求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然还有散热，特殊器件安装要求铺铜等等原因。 43、在一个系统中，包含了dsp和pld，请问布线时要注意哪些问题呢？ 看你的信号速率和布线长度的比值。如果信号在传输线上的时延和信号变化沿时间可比的话，就要考虑信号完整性问题。另外对于多个DSP，时钟，数据信号走线拓普也会影响信号质量和时序，需要关注。 44、除protel工具布线外，还有其他好的工具吗？ 至于工具，除了PROTEL，还有很多布线工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所长。 45、什么是“信号回流路径”？ 信号回流路径,即return current。高速数字信号在传输时，信号的流向是从驱动器沿PCB传输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI分析的就是这个围场的电磁特性，以及他们之间的耦合。 46、如何对接插件进行SI分析？ 在IBIS3.2规范中，有关于接插件模型的描述。一般使用EBD模型。如果是特殊板，如背板，需要SPICE模型。也可以使用多板仿真软件（HYPERLYNX或IS_multiboard），建立多板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够精确，但只要在可接受范围内即可。 47、请问端接的方式有哪些？ 端接（terminal）,也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维南匹配，AC匹配，肖特基二极管匹配。 48、采用端接（匹配）的方式是由什么因素决定的？ 匹配采用方式一般由BUFFER特性，拓普情况，电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。 49、采用端接（匹配）的方式有什么规则？ 数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，在保证信号延单调性前提下，信号变化延速度满足要求。Mentor ICX产品教材中有关于匹配的一些资料。另外《High Speed Digital design a hand book of blackmagic》有一章专门对terminal的讲述，从电磁波原理上讲述匹配对信号完整性的作用，可供参考。 50、能否利用器件的IBIS模型对器件的逻辑功能进行仿真？如果不能，那么如何进行电路的板级和系统级仿真？ IBIS模型是行为级模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或者其他结构级模型。 51、在数字和模拟并存的系统中，有2种处理方法，一个是数字地和模拟地分开，比如在地层，数字地是独立地一块，模拟地独立一块，单点用铜皮或FB磁珠连接，而电源不分开；另一种是模拟电源和数字电源分开用FB连接，而地是统一地地。请问李先生，这两种方法效果是否一样？ 应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。 区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但是，分割可能造成信号回流路径不完整，影响数字信号的信号质量，影响系统EMC质量。因此，无论分割哪个平面，要看这样作，信号回流路径是否被增大，回流信号对正常工作信号干扰有多大。 现在也有一些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，避免出现跨区信号。 52、安规问题：FCC、EMC的具体含义是什么？ FCC: federal communication commission 美国通信委员会 EMC: electro megnetic compatibility 电磁兼容 FCC是个标准组织，EMC是一个标准。标准颁布都有相应的原因，标准和测试方法。 53、何谓差分布线？ 差分信号，有些也称差动信号，用两根完全一样，极性相反的信号传输一路数据，依靠两根信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持并行，线宽、线间距保持不变。 54、PCB仿真软件有哪些？ 仿真的种类很多，高速数字电路信号完整性分析仿真分析(SI)常用软件有icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。 55、PCB仿真软件是如何进行LAYOUT仿真的？ 高速数字电路中，为了提高信号质量，降低布线难度，一般采用多层板，分配专门的电源层，地层。 56、在布局、布线中如何处理才能保证50M以上信号的稳定性 高速数字信号布线，关键是减小传输线对信号质量的影响。因此，100M以上的高速信号布局时要求信号走线尽量短。 数字电路中，高速信号是用信号上升延时间来界定的。而且，不同种类的信号（如TTL,GTL,LVTTL），确保信号质量的方法不一样。 57、室外单元的射频部分，中频部分，乃至对室外单元进行监控的低频电路部分往往采用部署在同一PCB上，请问对这样的PCB在材质上有何要求？如何防止射频，中频乃至低频电路互相之间的干扰？ 混合电路设计是一个很大的问题。很难有一个完美的解决方案。 一般射频电路在系统中都作为一个独立的单板进行布局布线，甚至会有专门的屏蔽腔体。而且射频电路一般为单面或双面板，电路较为简单，所有这些都是为了减少对射频电路分布参数的影响，提高射频系统的一致性。相对于一般的FR4材质，射频电路板倾向与采用高Q值的基材，这种材料的介电常数比较小，传输线分布电容较小，阻抗高，信号传输时延小。 在混合电路设计中，虽然射频，数字电路做在同一块PCB上，但一般都分成射频电路区和数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。 58、对于射频部分，中频部分和低频电路部分部署在同一PCB上，mentor有什么解决方案？ Mentor的板级系统设计软件，除了基本的电路设计功能外，还有专门的RF设计模块。在RF原理图设计模块中，提供参数化的器件模型，并且提供和EESOFT等射频电路分析仿真工具的双向接口；在RF LAYOUT模块中，提供专门用于射频电路布局布线的图案编辑功能，也有和EESOFT等射频电路分析仿真工具的双向接口，对于分析仿真后的结果可以反标回原理图和PCB。同时，利用Mentor软件的设计管理功能，可以方便的实现设计复用，设计派生，和协同设计。大大加速混合电路设计进程。 手机板是典型的混合电路设计，很多大型手机设计制造商都利用Mentor加安杰伦的eesoft作为设计平台。